Yüksek Düzeyde Sentezlemede Hızlı Tasarım Alanı Keşfi İçin Makine Öğrenmesi Tabanlı Yeni Bir Optimizasyon Yöntemi
Tezin Türü: Doktora
Tezin Yürütüldüğü Kurum: Atatürk Üniversitesi, Fen Bilimleri Enstitüsü, Bilgisayar Mühendisliği Anabilim Dalı, Türkiye
Tezin Onay Tarihi: 2024
Tezin Dili: Türkçe
Öğrenci: Esra ÇELİK
Asıl Danışman (Eş Danışmanlı Tezler İçin): Deniz Dal
Açık Arşiv Koleksiyonu: AVESİS Açık Erişim Koleksiyonu
Özet:Dijital devrelerin optimizasyonu, alan, performans veya güç tüketimi gibi tasarım kriterleri açısından kritik olup, modern elektronik sistemlerin rekabet gücünü belirleyen en önemli faktörlerden biridir. Yüksek Düzeyde Sentezleme (YDS), söz konusu bu optimizasyon sürecinin önemli bir parçasıdır ve tasarımcılara sistem gereksinimlerini yüksek bir soyutlama seviyesinde tanımlama imkânı vererek, üretim öncesi aşamada dijital devreleri çeşitli ölçütler açısından analiz ve optimize etme olanağı sunmaktadır. Ancak, YDS sürecindeki tasarım kısıtlamaları, çok amaçlı optimizasyon problemlerini gündeme getirerek keşif sürecini zorlaştırmaktadır ve bu nedenle tasarım alanının daha etkin bir şekilde keşfedilmesi için yeni sentezleme tekniklerinin geliştirilmesi gerekmektedir. Bu ihtiyaç doğrultusunda, bu tezde metasezgisel ve makine öğrenmesi yaklaşımlarının birlikte kullanıldığı yeni bir YDS metodu geliştirilerek, tasarım alanının daha hızlı ve etkili bir şekilde keşfedilmesi amaçlanmıştır. YDS'de etkili bir tasarım alanı keşfi için iki farklı sentezleme aracı geliştirilmiştir. C++ programlama dili kullanılarak geliştirilen ilk araç, üç parçalı bir çözüm temsili ve Benzetilmiş Tavlama (BT) metasezgiselini kullanarak, bir Veri Akış Çizgesi (VAÇ) tasarımı için gecikme ve alan kısıtlarıyla üretilen ağırlıklı toplamı minimize etmiştir. Ancak ilgili araç yoğun işlem gerektiren tasarım değişkenleri nedeniyle uzun çalışma sürelerinde sonlanmıştır. Çıkarılan zaman profili, yavaşlamanın en fazla maliyet fonksiyonundan kaynaklandığını göstermiştir. Maliyet fonksiyonunu optimize etmek amacıyla makine öğrenmesi tabanlı BT yaklaşımı geliştirilmiştir. Bu ikinci araca, C++ ve Python programlama dilleri entegre edilmiş, BT ve Destek Vektör Regresyon (DVR) modeli birlikte koşturulmuştur. İlgili model geleneksel BT yaklaşımında kullanılan maliyet fonksiyonunun görevini üstlenmiş ve çözümlerin maliyetini tahmin yoluyla daha kısa sürede bulmak için kullanılmıştır. Çalışmanın bulguları, farklı düğüm sayılarına sahip yedi adet benchmark ile yapılan analizlerle ortaya konmuştur. Tüm benchmarklar için geleneksel BT yaklaşımında üç parçalı çözüm temsilinin kullanımı tek parçalı temsilin kullanımına göre %53,38 oranında daha iyi performans sergilemiştir. Düğüm sayısı az olan benchmarklar (DiffEq, Lattice, Ellip ve FEWF) için modelle tahmine dayalı aracın, geleneksel yaklaşımla karşılaştırıldığında aynı sonuçları verdiği ancak daha uzun çalışma sürelerine sahip olduğu belirlenmiştir. Düğüm sayısı fazla olan benchmarklarda (MatMul, IntAux ve MCM) ise yeni yaklaşımın, geleneksel BT ile aynı parametreler kullanılarak gerçekleştirilen uygulamaya göre maksimum 129 saniye daha kısa sürede aynı sonuçları ürettiği gözlemlenmiştir. Geleneksel yaklaşımı aşmayacak şekilde süreden elde edilen kazanç arama uzayında keşif sürecini artırmak için kullanılarak maksimum %5,4 oranında daha iyi sonuçlar elde edilmiştir. Bu tez, YDS'de tasarım alanı keşfinin daha kısa çalışma süreleri ve daha yüksek kaliteli sonuçlar için optimize edilmesine odaklanan yeni bir yöntem sunmaktadır. Gerçek dünya uygulamalarında YDS araçlarıyla RTL üretiminin genellikle büyük boyutlu benchmarklar üzerinde yoğunlaştığı göz önünde bulundurulduğunda geliştirilen yeni sentezleme tekniği ile sağlanan performans ve kalite iyileştirmelerinin pratik uygulamalarda etkin bir şekilde kullanılabileceği ortaya çıkmaktadır. Ayrıca önerilen yöntemin tasarım alanı keşfinde gecikmenin ve alanın yanı sıra farklı tasarım kısıtlarını da dikkate alarak çeşitli problemler için etkili sonuçlar üretebilmesi, çalışmanın gelecekteki potansiyel araştırma konularından birini oluşturmaktadır.